43. Conception de compteurs synchrones utilisant des bascules JK/D

Les compteurs synchrones utilisent une seule source d'horloge pour toutes les bascules, résolvant le problème du délai de propagation. Leur conception nécessite une synthèse de logique séquentielle formelle.

Étapes de Conception (Compteur Ascendant 4-Bit utilisant des Bascules JK)

1. Diagramme d'État : Définir la séquence (0000 à 1111).
2. Table d'État : Lister l'état actuel $Q(t)$ et l'état suivant $Q(t+1)$.
3. Table d'Excitation : Utiliser la table caractéristique de la Bascule JK pour déterminer les entrées requises (J et K) nécessaires pour réaliser la transition d'état.
4. Minimisation K-Map : Minimiser les expressions booléennes résultantes pour chaque entrée $J_i$ et $K_i$.

Résultats pour un Compteur Ascendant Simple

Même pour un simple compteur binaire ascendant, un motif émerge :

• $J_0 = K_0 = 1$ (LSB bascule toujours)
• $J_1 = K_1 = Q_0$ ($FF_1$ bascule uniquement si $Q_0=1$)
• $J_2 = K_2 = Q_0 Q_1$ ($FF_2$ bascule uniquement si $Q_0=1$ ET $Q_1=1$)
• $J_3 = K_3 = Q_0 Q_1 Q_2$

Cette structure garantit que toutes les Bascules reçoivent l'horloge simultanément, mais le signal de basculement requis est calculé de manière combinatoire avant l'arrivée du front d'horloge.